wyszukiwanie książek
książki
Wsparcie
Wejdź
Wejdź
uprawnieni użytkownicy mają dostęp do:
osobiste rekomendacje
Bot Telegramu
historia pobierania
wyślij do Email lub Kindle
zarządzanie zbiorami
zapisywanie w ulubionych
Osobiste
Zapytania o książkę
Nauka
Z-Recommend
Lista książek
Najbardziej popularne
Kategorie
Uczestnictwo
Wsparcie
Pobrania
Litera Library
Podaruj papierowe książki
Dodaj papierowe książki
Search paper books
Mój LITERA Point
Wyszukiwanie kluczowych słów
Main
Wyszukiwanie kluczowych słów
search
1
Programmable Logic: PLDs and FPGAs
Macmillan Education UK
R. C. Seals
,
G. F. Whapshott (auth.)
programmable
fpgas
devices
required
output
input
vectors
device
gate
designs
simulation
signal
fpga
plds
pld
figure
inputs
clockf
outputs
clock
line_cnt
setf
implemented
values
downto
operation
programming
addr
components
pws
product
seg7
circuit
testing
gates
vhdl
architecture
equations
signals
standard
vector
pix_cnt
silicon
specific
manufacturers
counter
cnter
circuits
scan
implement
Rok:
1997
Język:
english
Plik:
PDF, 13.40 MB
Twoje tagi:
0
/
0
english, 1997
2
Kompaktkurs VHDL: mit vielen anschaulichen Beispielen
Oldenbourg Wissenschaftsverlag
Paul Molitor
,
Jörg Ritter
vhdl
abbildung
wert
signal
datentyp
downto
reset
std_logic_vector
std_logic
package
beispiel
anweisung
bausteins
datentypen
beschreibung
port
abschnitt
integer
baustein
clk
siehe
architektur
werte
datentyps
funktionen
funktion
verfügung
zeile
parameter
prozess
signale
enable
definiert
simulation
testbench
std_ulogic
komponente
flag
anweisungen
addierer
standard
schaltung
boolean
map
prozeduren
architecture
aufbau
belegung
prozedur
apgtype
Rok:
2012
Język:
german
Plik:
PDF, 7.72 MB
Twoje tagi:
0
/
0
german, 2012
3
自动化系统设计与能力创新案例教程
李宇成等编著
mov
ch451
clr
rst
ds1302
setb
nop
sclk
dclk
xmtdat
rrr
bcd
reece
seg7
bitcnt
rra
byte
command
errr
rrc
vcc
brr
bytecnt
cere
dig7
mrf
sego
04h
08h
3km
dinz
djnz
dout
eect
ence
stc89c52
ttt
59h
cence
fbr
lcall
sma
0.5km
0000000b
00h
03h
11h
30pf
asr
bef
Plik:
PDF, 24.23 MB
Twoje tagi:
0
/
0
4
VHDL与微机接口设计
赵世霞
vhdl
architecture
port
std_logic
integer
signal
std_logic_vector
range
downto
rrr
rra
clk
rtl
hdl
shift_reg
arr
library
mra
component
inout
package
generate
goto
occ
report
three_level_logic
frr
mux
srr
std
vadl
addr
fre
generic
hra
map
rhe
rsff
synthesis
array
assert
behave
beit
berra
bhr
brr
buffer
eaa
false
fpga
Rok:
2004
Język:
chinese
Plik:
PDF, 33.16 MB
Twoje tagi:
0
/
0
chinese, 2004
1
Skorzystaj z
tego linku
lub wyszukaj bota „@BotFather” w Telegramie
2
Wyślij polecenie /newbot
3
Wpisz nazwę swojego bota
4
Wprowadź nazwę użytkownika dla bota
5
Skopiuj najnowszą wiadomość od BotFather i wklej ją tutaj
×
×